工具之家 > 现代电子技术 > 某飞行参数记录系统性能设计与计算分析

某飞行参数记录系统性能设计与计算分析

发布时间:2019-03-13 02:15:01 文章来源:工具之家    

 推荐工具:金融理财app工具实用工具

杨航+李洪烈+王倩+赵冬mei

摘 要 飞xingcanshujiluxitong是feiji重要de组成单yuanweiliaobao证某型飞xing参shujiluxi统ruanying件shejifang案满足xitongzongti技shu要求对系统shujutuntulianggongdian延迟、shuju下载sulvji录rongliangyujilushijiandeng重要指biao进行jisuanfen析tong过jisuanyu分析降di了系统she计风险bao证了设计方案de正确性与ke行性

关键词 feixing参shu记录 shuju吞吐liang gongdian延迟; 数ju下载su率; 记录rong量

zhongtu分类hao TN915.1?34 文献标识码 A 文zhang编号 14?373X21715?68?4

Abstract: The flight parameter recording system is an important component of aircraft. In order to guarantee that the hardware and software design scheme of a certain flight parameter recording system can meet the overall technical requirements of the system the important technical indexes such as system data throughput power supply delay data downloading speed recording capacity and recording time are computed and analyzed to reduce the design risk of the system and ensure the correctness and feasibility of the design scheme.

Keywords: flight parameter recording; data throughput; power supply delay; data downloading speed; recording capacity

引 言

飛行参数记录系统是飞机重要de组成单元,飞机坠毁shi,bao证规定记录时间内de飞行数jubu会丢shi或损坏,wei事故分析与chuli提gong科学依ju,tong时wei日常航空维修提供数julaiyuan[1?2]在飞行参数记录系统设计中ying对重要技shu指标进行计算分析,评估软硬件结gou设计是否满足系统zongtiji术要求,对方案的后续执行juyou重要意义

1 系统结构

根juren务xu要,设计了某型飞行参数记录系统见tu1),系统baokuocaijiqi、记录qi、供dian单元ji相关地面设bei

如图2suoshi,采jiqi采用FPGA(EP2C5F484I8)zuoweihe心处liqi,ketong时采ji4luDFTI总xian[3?5]数ju,2lu1553Bzongxian[6]数ju,8路RS 422zongxian[7]数ju,采集qi和记luqi间tongguoHDLCzongxiantongxin[8?9]

如图3suoshi,记录器同样采用FPGA(EP2C5F484I8)作wei核心处li器DSP(TMS320C5509)作wei协处理器完成数jujie口与cun储kongzhi等任务。

记录器存储介质为128 Gb单片NANDshan存(MT29F128G08JCABA),双冗余备fen(见图4)。

系统设计中的几项重要指标为:DC 28 V,duandian时保证200 ms供电延迟时间;系统设计的工作su率满足接口数juliang的daxiao及存储器读xiesu率要求,数ju下载速率bu低yu30 Mb/s;记录容量应满足记录时间24 h的要求等。为了验证软硬件设计方案neng够满足技术指标要求,本wenzhen对yi上指标对设计方案进行定量设计与分析。

2 系统吞吐量计算

系统在满足记录tiao件的qing况下,采集器an要求的采yanglv采集各数juyuan的信xi,统yi打bao后送给记录器记录;记录器接收HDLC总线数据进行huan存、履历添加后写ruFLASH存储芯片。全系统数据处理能力分为采集器dao记录器间HDLC数据带kuan和记录器写FLASHxin片速率两gebu分。

2.1 HDLC总线数据带宽计算

系统中采集qiyu记录器间通过HDLC总线进行通信,HDLC总线texing如下

传输方式:同bu串行;传输线类型:半双工;bianma方式:NRZ;拓扑结构:总线型;数据链路协议:HDLC;介质访问kong制:令牌+NRM;信号传输速率:6 Mb/s,you通信的控制器(ji发送者)提供。

系统正常工作时,采集器与记录器间的HDLC总线工作yuban双工模式,you采集器发送dao记录器的是yi系列daxiaobu定deshu据bao(取jueyu数据来yuan),由记录器发送到采集器的是da小固定wei20 B的记录器zhuang态信xi,总线切换时间不大于1 μs。yin此,HDLC总线带宽keyi认为接近6 MHz,在计算中取5.5 MHz。

采集器与记录器间的通信数据来源于采集器qianduan连接的机载设备,采集接收各机载设备的数据后统一打包发送给记录器。因此采集器与记录器间的通信数据量取决于采集器接收到的机载设备数据。记录系统采集接口信号见表1。

注:1553B总线分为A,B两个wu理通dao,B通道为A通道的热备份,正常工作时1553Bxiaoxi主要通过A通道进行传输。按zhao任务要求,任务系统给记录系统分配了6个消息块,zui大的消息块有32个字(64 B),通xinzhou期zui小的消息块wei20 ms。数据量计算采用最大情况,即消息块大小按64 Bji通信zhou期按20 ms计,A,B通道假定同时工作。

各通道的数据量大小计算见表2。

由上面的计算可yi看出,采集器到记录器间的HDLC总线带宽大于采集器qianduan的数据源总带宽,前者大于后者4倍。

2.2 FLASH写入速率计算

该飞行参数记录系统记录器采用NAND FLASH芯片作为非易失性存储介质,芯片型号为MT29F128G08CJABA。FLASH芯片与控制器间的接口为8位异步接口,芯片工作在默认的异步模式0状态。查看该型FLASH芯片数据手册[10]可知,工作于异步模式0状态下,该型FLASH芯片的读/写速率约为10 MHz,如图5所示。

记录器中FPGA通过自定义的NAND FLASH控制器IPhe进行FLASH芯片的读写控制,读写速率为10 MHz。因此,记录器读写FLASH芯片的速率远大于HDLC总线带宽,更是远大于前duan数据源的总体数据量。

由此可知,各总线接口的数据传输率均大于各接口数据输入率,整个系统的数据采集、存储、传输和卸载的设计均无ping颈。

3 供电分析计算

采集器和记录器各自的设计功耗不大于4 W,采用相同的供电管理dianlu结构,如图6所示。

1 过ya保护电路:保护电路是根juGJB 181A?2003对yongdian设备的供电标准进行设计,电源在jing受过电压条件等特殊情况时仍能正常工作。

(2) 滤bowang络、恒流源及控制电路:经过保护houde28 V直流电首先经过滤波wang络的处理以满足电磁兼容性的要求,之后经过恒流源电路进入采集器电路,恒流源电路及相关控制电路主要用来fang止在电源kai启的初期由于chongdian电流过大而可能dao致的储能电路的短路。

(3) 储能电路和压差保护电路:主要由储能电容、控制电路及滤波网络组成。储能电路在前端保护的作用下,加电后经过一段时间,电容充满电达dao28 V左右。外部28 V瞬时断开或电压下降时,储能电路开始放电,电压从28 V降低到9 V左右的放电时间不小于200 ms。

(4) 稳压电路:稳压模块采用15 W稳压模块,输出最大电流3 A。yu计所需最大负载电流不超过1 A,不到全功率的符合降额设计的要求。

储能电路应保证直流28 V电源断电后可继续供电200 ms。按设计指标要求可计suande储能电路最小容量zhi为3 546.4 μF。

式中:为机上电源正常供电时gao能钽hun合电容器的电压(考虑反向保护二极管的分yazuo用);为机上电源断电后前端稳压模块停止工作时高能钽混合电容器的电压(考虑反向保护二极管的分压作用);为钽电容在-55 ℃时的容量变hualv;为前端稳压模块的效率;为DC/DC模块的效率。

因此,储能电路youliang颗容量为2 200 μFdejun用高能钽混合电容器、限流电zu和反向保护二极管构成,jiu足以保证输入28 V电源断电后可继续供电200 msyishang。

4 下载速率计算

飞行数据的下载过程无需采集器参与,直接由记录器采用以tai网物理层LXT971A芯片构jianji本下载通道,网络协议由FPGA实现,减shao中间处理huan节,可以保证网络下载速度仅shouxian于FLASH芯片的读取速度,与网络接口速度无关,如图7所示。

数据下载流程设计如图8所示,基于这种设计框架可以计算出数据下载速率的设计理论值。

计算机通过yitai网和数据管理单元进行数据交换必须实现以太网帧、IP帧、UDP帧的封装协议。设计采用FPGA直接封装FLASHduchu数据的处理方法,減少中间处理环节,仿真FLASHbing行读写过程ce试,最高数据下载速率达60~80 Mb/s,满足48 Mb/s下载速率的要求。

数据下载的延迟包括以下几个环节:

(1) FLASH读取一页的延迟以60 μs计(最小时间为35 μs)。

(2) 将FLASH一页数据读入FPGA,以太网发送缓冲器的读取延迟为0.05 μs8 640=432 μs(按20 MHz速率读取)。

(3) FPGA通过以太网口发送以太网帧的延迟(总数据量为以太网帧头chang+IP帧头长+UDP帧头长+1 056 B数据+yi太网CRC+以太网发送保护间隔IGP=42 B+1 056 B+4 B+12/8 B=1 104 B=8 832 b,按以太网100 Mb/s速率计suan发送1 056 B数据延迟为88.32 μs)。

以太网一个物理帧最大数据量为1 536 B,而FLASH一页为8 640 B,所以一个FLASH页需要6个以太网帧进行cheng载,则最小传输延迟为529.92 μs。

(4) 计算机接收到网络数据并写入硬盘的延迟(吞吐量)由于计算机配置的不同,暂时不计。

通过以上分析,假定全部环节为串行处理过程,当一条FLASHduzhi令由FPGA下达后,一个FLASH页的下载速率为:

实际上通过并行处理的方式,可以将第(2)个环节的延迟再缩短一倍,具体方法为:FLASH读出数据到发送缓冲,缓冲半满shiqi动以太网帧发送,这样FLASH边读数据,以太网边发送数据,则数据下载速率可以达到:

5 记录时间与容量计算

(1) 数据源1的DFTI总xianshu入通道数为4路,mei逻辑包不大于512 B。通信方式:以zhou期方式进行,正常通信周期为15 ms。则DFTI总线每秒最大数据量为:467×512=137 216 B24 h总的接收数据量为:137 216×24×3 600=11 855 462 400 B。

(2) 数据源2的1553B总线数据量按zhao每秒5 926 B(极限值)计算,则2lu1553B总线通道24 h总的接收数据量最大为:512 006 400×2=1 024 012 800 B。

(3) 数据源3的RS 422Azong线接koushu入通道数为2路,每通道特性完全独立,数据发送hejie收的任务周期为100 ms,每个包发送周期均为200 ms,即每个通道在meiliang个周期内完成数据包的发送和接收。每帧数据长度按不大于512 B计算。数据源3每秒最大数据量为2×10×512=10 240 B;24 h总的数据量为:10 240×24×3 600=884 736 000 B。

(4) 数据源4的RS 422A总线接口输入通道数为4路,每通道特性完全独立,其中1路作为备份。异步单工RS 422A总线波特率为57 600 b/s,按通信周期为20 ms,每个通信周期发生一帧数据,按每帧数据长度不大于64 B计。则数据源4每秒最大数据量为:50×64×4=12 800 B;24 h总的数据量为:12 800×24×3 600=1 105 920 000 B。

(5) 数据源5的RS 422A总线接口输入通道数为2路,每通道特性完全独立,与记录系tongjian的通信以周期方式进行,通信周期为20 ms。其中某导航接收机(EGPS)与系统间的通信以周期方式进行,通信周期为50 ms。每帧数据长度按不大于90 B计算。LINS每秒最大数据量为:50×90=4 500 B;EGPS每秒最大数据量为:20×90=1 800 B;24 h總的数据量为:

(4 500+1 800)×24×3 600=544 320 000 B

通过对环节(1)~(5)求和,可以得出24 h最大数据记录量为:

1 105 920 000 + 544 320 000 + 884 736 000 +

11 855 462 400+1 024 012 800=15 414 451 200 B

考虑到其他冗余信息,预留5%容量770 722 560 B,则最大总需求容量为:

544 320 000+770 722 560=16 185 173 760 B

128 Gb容量的FLASH芯片最大容量为17 280 000 000 B,坏块数最大不超过128个,容量可以忽略不计,因此满足最大容量要求。

6 结 语

通过对设计方案数据吞吐量、供电设计、数据下载速率及记录容量与时间的定liangfen析,计算验证了设计方案的可行性与有效性,该飞行参数记录系统已小批量应用。

参考文献

[1] 胡朝江,陈列,杨全法.飞机飞参系统及应用[M].北京:国防工业出版社,2012.

[2] 刘明.某型飞机数字飞控采集器的设计与实现[D].西安:西安电子科技大学,2012.

[3] 顾韬,杨宏伟.电传系统非标RS 422总线信号测试方法yan究[J].测控技术,2013,32(152?55.

[4] 杨航,李洪烈,赵冬梅,等.某型DFTI总线记录器故障分析及改进[J].电讯技术,2015(12):1417?1421.

[5] 杨宏伟,wu瑕.飞控系统数字接口信号测试方案的实现[J].测控技术,2012,31(z1):138?141.

[6] 解彦.基于FPGA的1553B远置终端IP核的设计与实现[D].北京:中国科学院研究生院,2011.

[7] Maxim Integrated Products. 3.3 V?powered, 10 Mbps and slew?rate?limited true RS?485/RS?422 transceivers [EB/OL]. [2007?05?10]. http://www.maxim?ic.com.

[8] 王雅荣,鲍民quan邱智亮.HDLC协议控制器IP核的设计与实现[J].电子技术应用,2007,33(2):33?35.

[9] 宋飞,李志shu.HDLC协议在FPGA通信系统中的实现[J].计算机应用,2009,29(4):1092?1094.

[10] Micron Technology. 32 Gb/64 Gb/128 Gb/256 Gb asynchronous/synchronous NAND features [EB/OL]. [2011?07?21]. http://www.micron.com.

现代电子技术 2017年15期

现代电子技术的其它文章 差分进化算法和神经网络的che牌自动识bie模型 一种新型电动汽车充电桩控制系统设计与应用 滑模控制在两级级联guang伏发电系统中的应用 基于改进型NRD的电力信息系统需求调研方法应用 基于yi群优化算法的物流配送路径研究 考虑图书馆图书供应需求的采购算法研究
转载请注明来源。原文地址:https://www.5420.com.cn/view/2019/0313/12829/
 与本篇相关的热门内容: